一、基于VerilogHDL的流水线的设计方法及应用（论文文献综述）
张磊,王建萍,郑榕,何杰,齐悦[1]（2021）在《基于VerilogHDL智能评测平台的“计算机组成原理”课程贯通式实验模式》文中研究说明针对"计算机组成原理"课程,以计算机系统能力培养为中心目标,提出贯通式实验教学模式,设计了基础实践、综合实践、创新实践三个层次的八项实验,构建了以MIPS单周期处理器设计为核心的实验内容,着眼于学生五方面能力的培养。基于自研的VerilogHDL智能评测平台,探索了提升学生实验效率和教师验收效率的方法,设计了更为科学合理的实验考核方式。通过一系列改革与实践,学生在计算机系统能力上得到较好的训练,为后续专业课程的学习打下了良好基础,教师的实验教学水平也迈上一个新台阶。
晏子杰[2]（2020）在《可定义网络参数测量系统设计》文中进行了进一步梳理随着通信技术的飞速发展与互联网的普及程度越来越高,伴随而来的是网络规模不断扩张、网络结构日益复杂,如何让网络用户得到更好的网络环境成为现在亟待解决的问题。网络流量作为网络运行状态的指示牌,对其进行有效监测与控制可以为发现网络资源瓶颈、优化网络配置和保障网络运行稳定提供首要参考。目前常用的网络流量测量方法主要有两种:一种是通过Netflow包交换技术对流经网络设备的流进行统计;一种是利用在PC平台上运行的流量监测软件实现流量测量功能。第一种方案需要在支持该项技术的网络设备中才可实现,且由于其不能对流经端口的全部流进行统计,而是需要设定合适的采样率,在这种情况下无法对网络流进行精细化测量。第二种方案具有部署灵活与易于配置等特点,但会受到应用环境限制,常应用于小型局域网中。而随着网络流的高速增涨,将给处理器带来大量的额外开销。本文根据上述问题,实现了一种可定义网络参数测量系统,其涉及网络流测量规则预处理、可编程硬件测量规则的流水线高速处理引擎等关键技术,适用于对现有以太网进行复杂规则定义的高效测量。本文主要包含以下几点研究内容:第一,研究网络测量的意义和发展历程,通过对比分析常用的网络流量测量方法带来的局限性,提出系统的总体架构并简要介绍系统实现的硬件平台。第二,深入研究以太网的基本概念与原理,对双向以太网通路的实现进行模块划分。在FPGA上实现相关模块设计,利用Modelsim软件对各个模块进行功能仿真。利用网络调试助手对整个双向以太网通路进行板级测试,测试结果表明设计的电路实现互通,完成预期目标。第三,将指令流水线技术应用到规则过滤引擎的实现过程中,将一条指令的处理过程拆分成取指、译码、执行和写回四个阶段。在FPGA上分别实现每个阶段逻辑电路,将各阶段逻辑电路级联后对整体进行功能仿真,验证设计的正确性。第四,将双向以太网通路与规则过滤引擎进行级联,得到可定义网络参数测量系统,由验证结果可知系统能正确接收并处理由测量控制器下发的自定义指令集从而实现对不同的网络流进行测量的功能。
林云[3]（2018）在《基于FPGA的高性能计算研究》文中进行了进一步梳理高性能计算（HPC）在地质科学、生命科学、金融、化学工程、计算机辅助工程、国防、机械设计、气象、生物信息技术、石油勘探、理论物理、天体物理等国民经济、国防建设和科学研究领域都有重要的应用。但是随着应用领域的日益复杂、应用规模的逐渐扩大和求解精度的不断提高,高性能计算所面临的挑战也不断加大。主流高性能计算平台采用集群CPU模式,对于计算复杂、通信简单的计算密集型计算任务具有很好的处理能力。然而,对于计算简单、通信复杂的通信密集型计算任务,主流高性能计算平台表现出计算性能和计算效率较低的明显缺点。FPGA因其丰富的并行计算资源、可重构性、高功能/功耗比、低成本而成为高性能计算平台的一个新生力量;在处理通信密集型高性能应用方面,FPGA表现出比集群CPU或者GPU更优越的性能。但是,要实现FPGA的性能优势,需要在问题选择、算法设计、系统实现与测试等多方面下功夫。本文的工作是以实现FPGA计算的超高性能为研究目标,设计、开发和测试基于FPGA的高性能计算应用,重点研究Ising模型模拟系统的FPGA实现,本文所开发的Ising模型模拟系统具有惊人的运算速度。本文利用所开发的Ising模型模拟系统进行线性弛豫过程方面的研究和大规模并行随机数发生器的生成与测试,获得许多新的结果。本文包括以下主要工作和创新点:1.使用Pyhon编写一个自动编译平台,可以通过这个自动编译平台把简单的源程序生成需要用到的大型的Verilog程序,效率高,出错率低,且易于修改,容易阅读和维护。使用Quartus tcl命令实现FPGA开发板与PC间的数据传输,降低了系统开发的难度。使用Modelsim do命令实现Modelsim软件的工程的自动化仿真和使用Quartus tcl命令实现Quartus II软件的工程的自动化建立,简单快捷,易于操作。2.设计并实现一个基于FPGA的Ising模型蒙特卡罗模拟系统并获得惊人的速度提升。自旋更新速度是单个CPU的7000倍,单个GPU的54倍。3.对超大Ising系统进行超长时间蒙特卡罗模拟,研究超长自相关时间对模拟精度的影响,证明自相关时间与模拟时间相近时模拟的误差估算不能采用普遍使用的Muller-Krumbhaar和Binder提出的近似误差估算公式,而必须采用Kikuchi和Ito提出的精确误差估算公式。4.对超大Ising系统进行超长时间蒙特卡罗模拟,研究超大Ising系统的线性弛豫过程。证明了在具有超长相关长度（2048）的二维Ising系统中,动态FSS理论依然准确。同时获得二维Ising系统的动态指数z为2.179（12）,并与其他测量方法,包括非平衡弛豫方法和随机矩阵临界动力学方法,所获得的测量结果进行比较和验证。5.发现伪随机数的自相关缺陷会严重影响超长时间蒙特卡罗模拟大尺度（大于512）临界Ising模型。这种效应加重了模拟超大尺度Ising系统的困难程度,同时也提供了一种测量随机数质量的敏感方法。6.在FPGA芯片上实现并测试7种能在大规模并行随机数发生器。提出一种新的并行随机数测试方法;利用超大尺度临界Ising模型对伪随机数质量的敏感性测试伪随机数;确认1种最适合大规模并行蒙特卡罗模拟的随机数发生器。
王子凡[4]（2017）在《超宽带雷达信号采集系统的设计与仿真》文中进行了进一步梳理超宽带雷达（UWB）与窄带雷达相比,它有抗干扰能力强、距离分辨力极高以及目标识别能力良好等特点,在雷达预警成像和医学探测等方面有广阔的应用前景。UWB的大带宽特点增加了雷达信号处理系统的实现的难度,对雷达的信号数字化处理提出了挑战。本文根据实际项目研究的需求,提出了一种基于时间交错采样理论的高速数据采集方法,研究了基于FPGA结合高速ADC的多通道UWB信号数据采集系统的实现方法,主要完成的工作和取得成果如下:1)时间交错采样方法详细介绍了采样理论、高速数据采集的基本概念和主要性能指标,在此基础上引入了时间交错采样技术。主要利用N片较低速ADC交替并行采样,从而使得整个系统的采样率达到单片采样速率的N倍。本文决定采用2路时间交错采样。2)高速数据采集系统设计ADC的输入为UWB模拟信号,采集部分由两片相同的ADC组成,以时间交错采样的方法采集信号;系统的主要控制芯片为FPGA,给两路ADC提供给定相位差的时序控制信号,为两路ADC提供了给定相位差的时序控制信号,同时也控制着ADC和DDR3存储电路接口的工作方式;利用FIFO进行高速缓存,再利用DDR3 SDRAM进行大容量存储,实现数据的高速采集、存储。最后根据上述的系统框架设计,详细介绍了各个部分的硬件电路设计,以及核心器件的选型。3)FPGA逻辑设计与系统模块化仿真首先明确了整个设计的需求,然后对系统进行模块化划分,再用Verilog HDL语言进行设计输入,最后对各个模块进行功能仿真,验证了整个系统的时序,时序仿真结果和设计的预期结果相吻合,从而证明了设计的有效性。
王天伟[5]（2017）在《流水线ADC数字后台校准方法研究》文中研究说明现代电子技术的进步带动了对高性能模数转换器的需求。与其它结构模数转换器相比,流水线ADC在速度、精度、功耗等方面具有独特的优势,是近年来模数转换器设计研究领域的重点之一。为进一步提高流水线ADC的性能,在传统模拟电路设计因CMOS工艺进步而逐渐遭遇瓶颈的情况下,利用数字校准技术辅助模拟电路设计正成为流水线ADC研究与设计的趋势。数字后台校准技术可以在不打断流水线ADC正常转换工作的情况下,及时动态地校准流水线ADC的误差,提高流水线ADC的性能指标。本文基于8位流水线ADC设计,分析了各类影响流水线ADC性能的误差参数,并针对最为重要的电容失配与运放有限增益引起的误差,提出了一种数字后台校准方案。该方案通过向被校准流水线级的MDAC电路注入PN序列,计算由上述两者引起的级间增益误差,修正该级数字量输出,以此来校准流水线ADC的线性及非线性误差,并通过反馈补偿的方式抵消了引入PN序列带来的额外影响。该方案经过Simulink建模验证,仿真结果表明,应用校准方案后的流水线ADC信噪失真比提高了 4dB,无杂散动态范围提高了 21dB。经验证的校准方案最终通过数字集成电路实现。采用SMIC 0.18μm 1P6M工艺,完成了 RTL级代码编写、功能仿真、FPGA验证、逻辑综合、静态时序分析、形式验证、物理版图设计及验证等工作。最终得到的数字电路版图工作频率为25MHz,芯片面积约1.5*1.5mm2,功耗小于9mW。本文提出的数字后台校准方案,达到了校准流水线ADC电容失配与运放有限增益误差的效果,提升了流水线ADC的性能指标。其电路实现面积小、功耗低,具有实际意义。
李宝平[6]（2017）在《一种兼容MIPS32指令集的32位软核处理器设计》文中研究说明本课题研究的是基于MIPS32指令集的32位软核处理器设计,以及基于此处理器的SOPC（System-on-a-Programmable-Chip,可编程片上系统）设计。由于目前国内的CPU内核设计项目比较少,且很少应用到工程实践中,因此课题的研究是为了将自主设计的兼容MIPS32指令的32位CPU内核通过软核的形式,嵌入到FPGA芯片中,实现片上集成控制、数据处理等单元,通过设计软件代码,实现真正意义上的应用。课题的实用意义在于,不仅可以用作教学研究,更可以配合一些外设控制器IP核和总线技术,实现自由定制CPU,通过FPGA实现在具体的硬件上,能够应用到具体的工程项目中。本课题完成了 MIPS32指令集以及相应的架构研究,设计了处理器的五级流水线,包括取指、译码、执行、访存和回写。项目设计了兼容MIPS32指令集的处理器结构,实现了逻辑操作指令、移位操作指令、空指令、移动操作指令、算术操作指令、转移指令、加载存储指令,实现了协处理器和异常的相关处理过程。项目对处理器进行了Wishbone总线的封装,添加了基本的外设控制器,如Flash、SDRAM、GPIO、UART等外设控制器,实现了仿真测试到硬件运行的过程。经过ModelSim软件的仿真测试,可以看出系统正确的实现了五级流水线的运行过程。兼容MIPS32指令集的指令,都可以在流水线中正确的进行取指、译码,并在执行过程中正确计算结果,并完成数据的存取。由于指令的特点和流水线的运行结构所引起的指令"相关"问题,也得到了很好的解决。协处理器可以正常的进行系统的控制工作,多种处理器异常也可以得到正确的处理和实现。系统挂载了 Wishbone总线之后,可以配合相关的外设控制器,实现在FPGA芯片上集成片上系统,实现了从软件仿真到硬件运行的过程。
周益超[7]（2016）在《数字广播通信系统中FFT的算法仿真与FPGA实现》文中进行了进一步梳理FFT算法在数字广播通信系统的调制和解调环节中具有重要意义。数字广播通信系统系统对FFT处理器有更高性能和更快速度的要求,而高阶点数的系统性能会更好,所以在数字广播通信系统中,高阶点数的FFT处理器设计已经成为一种趋势。本文提出一种基于FPGA的32K高阶点数按频率抽取的基-8FFT算法。根据FFT算法原理以及选用的高阶点数,采用按频率抽取的基-8 FFT算法和顺序处理硬件架构；根据按频率抽取的基-8 FFT算法特点以及硬件结构,进行基于FPGA的方案设计。整个设计主要包括控制模块、状态机模块、ROM存储模块、地址变换模块、基8蝶形运算模块和溢出截位模块,对每个功能模块都进行详细的设计与实现。在实现过程中采用同址运算,对数据地址生成单元进行优化,使输入数据和输出数据共用同一个RAM,从而节约了存储空间,并且提高了系统效率。本文设计的FFT IP核在ALTERA公司的Stratix IV系列EP4SE820H40C3型FPGA开发板上进行实现。本文使用Matlab进行了算法验证,并且开发板运行正常,结果表明该IP核的功能正确,在保证运算精度和实现复杂度的同时,运算速度和硬件资源消耗上都有一定的优势,在数字广播通信系统中具有非常好的研究价值与应用前景。
韩良[8]（2014）在《数字视频降噪算法的研究与硬件实现》文中研究说明在数字视频图像处理系统中，数字视频在采集、编码、传输、解码等过程会不可避免地引入各种噪声，噪声的存在不但严重影响了视频的主观视觉质量，而且会影响数字视频后处理，例如亮度增强、图像缩放以及2D转3D等过程。因此，伴随着数字视频的广泛应用，数字视频降噪技术就显得尤为重要。数字视频降噪技术不但能够滤除视频中的噪声，提高视频主观视觉质量，而且对于视频压缩、目标识别、帧频提升等其它视频处理任务有重要意义。本论文对现有的数字视频降噪算法进行了研究，分析了各算法优缺点，并在此基础上提取各算法的优点进行整合，提出了一种新的数字视频降噪算法。首先对当前帧和参考帧这两帧图像进行运动检测。因为运动检测的准确性对整个视频降噪过程有着至关重要的作用，直接影响着处理后的视频图像质量，因此此处选用占用FPGA硬件资源较大但运算较为简单的基于块匹配的运动估计方法，以保证图像运动检测的准确性。然后进行图像的运动强度估计。设定阈值以确定是进行时域滤波还是空域滤波，阈值会根据噪声估计值的大小进行自适应的改变。其中时域滤波运用经典的加权平均来滤除视频图像中的噪声，并在原有算法的基础上进行了改进，空域滤波则使用快速中值滤波算法。最后进行算法的硬件实现与验证。本文将整个设计硬件架构分成几个子模块，为方便查看数据处理过程中的错误，各个子模块有自己的输入输出端口，便于实现流水线操作。本文所提出的算法综合了已有优秀算法的优点，因此能更加有效的抑制视频图像中的噪声，并且较好地保护图像细节，没有产生明显的视觉降质，如块效应等，同时还能更好地满足节省FPGA硬件资源，节省面积，降低成本的要求。
李洋[9]（2014）在《基于FPGA的三轴并联型机器人控制的实现》文中研究指明三轴并联型机器人属于少自由度并联型机器人，其机械结构简单、承载能力强、刚度大、结构稳定等优点使得其被广泛应用于汽车装配、食品包装、电子元器件贴装等领域。三轴并联型凭借巨大的市场价值及广泛的应用领域成为研究热点。三轴并联型机器人需对大量计算进行实时处理，其中比较复杂的部分是其空间位置反解运算，位置反解运算计算公式复杂包括三角函数运算、开方运算、乘除法运算等。本论文针对其计算公式复杂的特点，提出了一种基于FPGA的全流水线设计的实现，为该领域增添了新的实现途径。论文主要包括六个部分：选题背景及意义、运动平台分析、系统总体方案设计、系统硬件设计、系统软件设计和系统测试。论文的第一部分介绍了并联机器人的国内外研究现状及应用情况，阐述了论文研究背景及研究意义。论文的第二部分对三轴并联型机器人运动平台进行了全面分析，建立了动静平台坐标系，进行了位置正解、反解分析及工作空间分析。论文的第三部分论述了三轴并联型机器人控制系统的总体方案设计。根据三轴并联型机器人的应用领域确定了控制系统的主要参数，并对控制方案进行了比较选择，最终确定了三轴并联型机器人控制系统总体方案及流程。论文的第四部分简要的描述了系统的硬件设计。主要介绍了关键器件的选型及各部分主要电路的设计。论文的第五部分论述了控制系统的FPGA逻辑设计，是论文的关键部分。FPGA的逻辑设计主要完成三轴并联型机器人控制所需的大量实时运算，是本设计的难点。论文的第六部分论述了系统的测试并对结果进行了分析。
赵谦[10]（2014）在《基于Petri网的ASIP流水线研究》文中进行了进一步梳理专用指令集处理器（ASIP）是一种新型的具有处理器结构的芯片，具有可定制性，应用在某些特定领域，通过功能定制，能对嵌入式系统进行优化，提高嵌入式设备的执行效率，随着嵌入式领域的发展，ASIP得到了广泛应用。随着ASIP应用面的扩大，对ASIP的设计周期，设计成本等非功能性要求越来越高，而流水线结构层设计是ASIP设计中最复杂的部分之一，传统的ASIP流水线设计方法已经无法满足要求，本文针对传统设计方法设计周期长，更改底层逻辑的工作量大的不足，探讨了一种基于“描述-综合”的设计方法学，对ASIP流水线微结构进行建模，用可执行描述语言对模型描述，通过逻辑综合，生成RTL级的HDL描述，采用这种设计方式，能快速的对流水线结构验证和优化，更改流水线结构只需要修改上层的模型描述，自动映射生成下层流水线结构，减少了设计者工作量，缩短了ASIP设计周期。本文遵循“描述-综合”的设计方法学，采用Petri网对ASIP流水线进行建模，给出了三种不同架构的流水线Petri网模型，用可执行的PNML（Petri网标记语言）描述语言对流水线模型进行描述，利用自行设计完成的流水线集成开发环境，对OTA架构的流水线模型进行动态仿真验证，完成逻辑综合后，Petri网流水线模型的PNML描述映射成为RTL级的HDL描述，通过Altera QuartusⅡ对HDL代码进行调试，仿真。最后下载到FPGA（CycloneⅢ系列）开发板运行观察结果。
二、基于VerilogHDL的流水线的设计方法及应用（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于VerilogHDL的流水线的设计方法及应用（论文提纲范文）
（2）可定义网络参数测量系统设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 发展趋势与研究现状 |
| 1.3 本文的主要内容及章节安排 |
| 第二章 网络测量概述与系统方案 |
| 2.1 网络流量的基本概念 |
| 2.1.1 流的定义 |
| 2.1.2 网络流和网络流量 |
| 2.2 网络流量测量的分类 |
| 2.2.1 主动测量 |
| 2.2.2 被动测量 |
| 2.3 常用的网络流量测量方法 |
| 2.3.1 基于NetFlow技术测量方法 |
| 2.3.2 基于通用PC平台测量方法 |
| 2.4 系统的实现方案 |
| 2.4.1 系统整体架构 |
| 2.4.2 系统的硬件平台 |
| 2.5 本章小结 |
| 第三章 网络接口及协议逻辑处理 |
| 3.1 UDP/IP协议理论 |
| 3.1.1 IP协议 |
| 3.1.2 UDP协议 |
| 3.2 总体电路设计 |
| 3.3 千兆网MAC电路设计 |
| 3.3.1 报文发送模块 |
| 3.3.2 报文接收模块 |
| 3.3.3 CRC校验模块 |
| 3.4 MDIO接口逻辑模块 |
| 3.4.1 MDIO协议介绍 |
| 3.4.2 MDIO主控模块 |
| 3.4.3 MDIO读写模块 |
| 3.5 系统级联与测试 |
| 3.6 本章小结 |
| 第四章 规则过滤引擎的实现 |
| 4.1 规则过滤引擎设计思路 |
| 4.1.1 流水线设计 |
| 4.1.2 流水线相关问题及解决方案 |
| 4.1.3 引擎指令集设计 |
| 4.1.4 引擎整体架构设计 |
| 4.2 规则过滤引擎电路设计 |
| 4.2.1 取指阶段 |
| 4.2.2 译码阶段 |
| 4.2.3 执行阶段 |
| 4.2.4 写回阶段 |
| 4.2.5 功能仿真 |
| 4.3 规则转译器设计 |
| 4.4 本章小结 |
| 第五章 系统的级联与验证 |
| 5.1 系统级联 |
| 5.2 系统验证 |
| 5.3 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（3）基于FPGA的高性能计算研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景 |
| 1.1.1 高性能计算简介 |
| 1.1.2 基于FPGA的高性能计算 |
| 1.1.3 课题的来源 |
| 1.2 研究现状 |
| 1.3 论文的主要工作和创新点 |
| 1.4 全文的组织结构 |
| 参考文献 |
| 第二章 基于FPGA的高性能计算应用的开发与测试 |
| 2.1 引言 |
| 2.2 问题选择 |
| 2.3 算法设计 |
| 2.3.1 算法设计的理论背景 |
| 2.3.2 算法设计的实例介绍 |
| 2.4 系统实现与测试 |
| 2.4.1 运行环境 |
| 2.4.2 自动编译平台 |
| 2.4.3 设计流程 |
| 2.4.4 Modelsim软件里工程的自动化仿真 |
| 2.4.5 Quartus Ⅱ软件里工程的自动化建立 |
| 2.5 本章小结 |
| 参考文献 |
| 第三章 基于FPGA的大规模Ising模型模拟 |
| 3.1 引言 |
| 3.2 研究背景 |
| 3.2.1 Ising模型的蒙特卡罗模拟 |
| 3.2.2 采样误差分析 |
| 3.2.3 线性弛豫过程 |
| 3.3 Ising模型模拟系统的开发 |
| 3.3.1 自旋更新算法 |
| 3.3.2 随机数发生器算法与测试 |
| 3.4 实验结果 |
| 3.4.1 逻辑资源的占用 |
| 3.4.2 模拟系统的正确性验证 |
| 3.4.3 模拟系统的模拟时间 |
| 3.4.4 在临界温度下的采样自相关 |
| 3.4.5 混合随机数发生器的效果 |
| 3.4.6 临界温度下静态标度特性 |
| 3.4.7 临界温度下动态标度特性 |
| 3.5 结果分析 |
| 3.5.1 FPGA模拟系统的性能 |
| 3.5.2 采样误差分析 |
| 3.5.3 动态标度理论在超长相关长度系统中的验证 |
| 3.5.4 随机数发生器对大尺度Ising模型模拟的影响 |
| 3.5.5 与其他计算平台的比较 |
| 3.6 本章小结 |
| 参考文献 |
| 第四章 基于FPGA的大规模并行随机数发生器 |
| 4.1 引言 |
| 4.2 研究背景 |
| 4.2.1 并行随机数发生器的实现方法 |
| 4.2.2 适用于大规模并行蒙特卡罗模拟的随机数发生器 |
| 4.2.3 随机数发生器的测试方法 |
| 4.3 并行随机数发生器的FPGA实现 |
| 4.3.1 Parisi-Rapuano ALFG随机数发生器 |
| 4.3.2 Leap LFSR随机数发生器 |
| 4.3.3 Leap LFSR与CASR组合随机数发生器 |
| 4.3.4 LFSR与CASR组合随机数发生器 |
| 4.3.5 LCG随机数发生器 |
| 4.3.6 Xorshiftl28随机数发生器 |
| 4.3.7 Parallel ALFG随机数发生器 |
| 4.4 统计测试和应用测试 |
| 4.4.1 NIST统计测试 |
| 4.4.2 Diehard统计测试 |
| 4.4.3 Ising模型内能应用测试 |
| 4.4.4 Ising模型磁化率应用测试 |
| 4.5 讨论与分析 |
| 4.5.1 内部相关性和外部相关性 |
| 4.5.2 跳跃方法和独立序列方法 |
| 4.5.3 统计测试和应用测试 |
| 4.5.4 最佳随机数发生器:Parallel ALFG |
| 4.6 本章小结 |
| 参考文献 |
| 第五章 展望与总结 |
| 5.1 总结 |
| 5.2 展望 |
| 附录A FPGA应用的开发与实现流程 |
| 附录B 自动编译平台代码 |
| 附录C 通信代码 |
| 在学期间发表的学术论文 |
| 在学期间参加的科研项目 |
| 致谢 |
（4）超宽带雷达信号采集系统的设计与仿真（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 选题的背景与意义 |
| 1.2 国内外基于UWB的高速采集系统的发展现状 |
| 1.3 本文的主要工作及章节安排 |
| 2 时间交错采样技术 |
| 2.1 高速数据采集的理论分析 |
| 2.1.1 高速采集系统的组成 |
| 2.1.2 采样原理简介 |
| 2.1.3 高速采集系统的技术指标 |
| 2.1.4 采样的量化误差 |
| 2.2 时间交错采样技术理论分析 |
| 2.2.1 时间交错技术(Time-interleaved)简介 |
| 2.2.2 时间交错采样技术实现的难点 |
| 2.3 时间交错采样误差简介 |
| 2.3.1 时间交错技术带来的误差 |
| 2.3.2 时钟jitter对采样性能的影响 |
| 2.4 本章小结 |
| 3 高速数据采集的系统设计 |
| 3.1 高速数据采集系统的总体方案 |
| 3.2 AD高速数据采集设计 |
| 3.2.1 AD数据采集芯片的选型 |
| 3.2.2 AD电路设计 |
| 3.3 系统的电源设计 |
| 3.4 FPGA主控设计 |
| 3.4.1 FPGA简介 |
| 3.4.2 FPGA主控芯片的选型 |
| 3.4.3 FPGA电路设计 |
| 3.5 DDR3数据存储设计 |
| 3.5.1 DDR3存储芯片的选型 |
| 3.5.2 DDR3电路设计 |
| 3.6 本章小结 |
| 4 FPGA逻辑设计与系统模块化仿真 |
| 4.1 FPGA设计概述 |
| 4.1.1 FPGA设计流程 |
| 4.1.2 ISE开发环境 |
| 4.2 FPGA模块化仿真 |
| 4.2.1 AD的时钟模块仿真 |
| 4.2.2 AD的控制模块仿真 |
| 4.2.3 AD的模型仿真 |
| 4.2.4 AD采集模块的综合仿真 |
| 4.3 存储模块的仿真 |
| 4.3.1 FIFO缓存模块的设计与仿真 |
| 4.3.2 DDR3存储模块的设计 |
| 4.3.3 DDR3的初始化时序仿真 |
| 4.3.4 DDR3的读写操作时序仿真 |
| 4.4 本章小结 |
| 5 总结与展望 |
| 致谢 |
| 参考文献 |
（5）流水线ADC数字后台校准方法研究（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 1 引言 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容和论文的组织结构 |
| 2 流水线ADC基础理论 |
| 2.1 ADC基本工作原理 |
| 2.2 流水线ADC结构与工作原理 |
| 2.2.1 Sub-ADC电路 |
| 2.2.2 MDAC电路 |
| 2.2.3 数字校正电路 |
| 2.3 流水线ADC误差分析 |
| 2.3.1 热噪声 |
| 2.3.2 采样时间的不确定性 |
| 2.3.3 电荷注入与时钟馈通 |
| 2.3.4 比较器失调 |
| 2.3.5 Sub-DAC误差 |
| 2.3.6 电容失配 |
| 2.3.7 运放有限增益误差 |
| 2.3.8 运算放大器的非线性误差 |
| 2.4 ADC的主要性能指标 |
| 2.4.1 静态性能参数 |
| 2.4.2 动态性能参数 |
| 2.5 本章小结 |
| 3 基于Simulink的数字后台校准算法研究 |
| 3.1 校准技术概述 |
| 3.2 数字后台校正算法设计 |
| 3.2.1 算法原理 |
| 3.2.2 校准算法实现方案 |
| 3.3 校准算法的仿真分析 |
| 3.3.1 流水线ADC建模 |
| 3.3.2 流水线ADC仿真 |
| 3.3.3 校准算法建模与实现 |
| 3.3.4 仿真数据分析 |
| 3.4 本章小结 |
| 4 数字后台校准算法的VLSI实现 |
| 4.1 数字集成电路设计流程 |
| 4.2 数字后台校准算法整体电路结构 |
| 4.2.1 复位模块 |
| 4.2.2 FSM时序控制模块 |
| 4.2.3 单级校准模块 |
| 4.2.4 PN序列产生模块 |
| 4.2.5 数据合成与输出控制模块 |
| 4.2.6 整体电路连接 |
| 4.3 功能仿真 |
| 4.4 FPGA验证 |
| 4.4.1 FPGA验证整体结构 |
| 4.4.2 关键模块设计 |
| 4.4.3 FGPA整体验证过程 |
| 4.5 逻辑综合 |
| 4.5.1 变量设置 |
| 4.5.2 初始环境设置 |
| 4.5.3 设计输入 |
| 4.5.4 环境约束 |
| 4.5.5 设计约束 |
| 4.5.6 编译设计 |
| 4.5.7 生成网表与报告 |
| 4.5.8 综合结果 |
| 4.6 布局布线前STA |
| 4.7 形式验证 |
| 4.8 物理设计 |
| 4.8.1 读入设计 |
| 4.8.2 布图规划 |
| 4.8.3 电源规划 |
| 4.8.4 布局及优化 |
| 4.8.5 时钟树综合及优化 |
| 4.8.6 布线及优化 |
| 4.8.7 功耗分析 |
| 4.8.8 版图验证 |
| 4.8.9 提取寄生参数与相关文件导出 |
| 4.9 布局布线后STA |
| 4.10 物理验证 |
| 4.11 本章小结 |
| 5 结论 |
| 5.1 论文总结 |
| 5.2 论文展望 |
| 参考文献 |
| 作者简历及攻读硕士学位期间取得的研究成果 |
| 学位论文数据集 |
（6）一种兼容MIPS32指令集的32位软核处理器设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容及意义 |
| 1.4 论文组织结构 |
| 第二章 处理器与MIPS指令集架构 |
| 2.1 处理器简介 |
| 2.1.1 计算机的简单模型 |
| 2.1.2 软核处理器 |
| 2.2 指令集架构与MIPS |
| 2.2.1 架构与指令集 |
| 2.2.2 MIPS指令集架构的演变 |
| 2.3 MIPS32指令集架构简介 |
| 2.3.1 数据类型 |
| 2.3.2 寄存器 |
| 2.3.3 指令格式 |
| 2.3.4 指令集 |
| 2.3.5 寻址方式和字节次序 |
| 2.3.6 协处理器 |
| 2.3.7 异常 |
| 2.4 本章小结 |
| 第三章 处理器的流水线设计与验证 |
| 3.1 流水线结构 |
| 3.2 流水线模块实现细节 |
| 3.2.1 取指阶段 |
| 3.2.2 译码阶段 |
| 3.2.3 执行阶段 |
| 3.2.4 访存阶段 |
| 3.2.5 回写阶段 |
| 3.2.6 顶层模块的实现 |
| 3.3 流水线功能的验证 |
| 3.3.1 指令存储器ROM的设计实现 |
| 3.3.2 最小SOPC系统的设计 |
| 3.3.3 测试程序的编写 |
| 3.3.4 使用ModelSim测试五级流水的实现效果 |
| 3.4 流水线的数据相关问题及其处理方法 |
| 3.4.1 流水线的数据相关问题 |
| 3.4.2 数据相关问题的处理方案 |
| 3.5 本章小结 |
| 第四章 MIPS32指令集的具体实现与验证 |
| 4.1 MIPS32指令集中部分指令的说明 |
| 4.1.1 逻辑、移位操作和空指令的说明 |
| 4.1.2 移动操作指令的说明 |
| 4.1.3 算术操作指令的说明 |
| 4.1.4 转移指令的说明 |
| 4.1.5 加载存储指令的说明 |
| 4.1.6 协处理器CP0的介绍 |
| 4.2 MIPS32指令集中部分指令的实现 |
| 4.2.1 逻辑、移位操作和空指令的实现 |
| 4.2.2 移动操作指令的实现 |
| 4.2.3 算术操作指令的实现 |
| 4.2.4 转移指令的具体实现 |
| 4.2.5 加载存储指令的实现 |
| 4.2.6 协处理器CP0的具体实现 |
| 4.3 部分指令的仿真与测试 |
| 4.3.1 逻辑、移位操作和空指令的仿真与测试 |
| 4.3.2 移动操作指令的仿真与测试 |
| 4.3.3 算术操作指令的仿真与测试 |
| 4.3.4 转移指令的仿真测试 |
| 4.3.5 加载存储指令的仿真测试 |
| 4.3.6 协处理器CP0的仿真测试 |
| 4.4 异常相关处理机制 |
| 4.4.1 异常相关情况介绍 |
| 4.4.2 异常处理的具体实现 |
| 4.4.3 异常处理的仿真测试 |
| 4.5 本章小结 |
| 第五章 最小SOPC的硬件实现 |
| 5.1 在硬件上实现处理器的思路 |
| 5.2 最小SOPC的结构改进 |
| 5.2.1 Wishbone总线介绍 |
| 5.2.2 最小SOPC的Wishbone封装 |
| 5.3 硬件平台 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 作者简介 |
（7）数字广播通信系统中FFT的算法仿真与FPGA实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 FFT算法的发展动态 |
| 1.3 国内外相关研究现状 |
| 1.4 论文研究内容和章节安排 |
| 1.4.1 课题来源 |
| 1.4.2 课题实现方案 |
| 1.4.3 本论文的研究内容 |
| 1.4.4 本论文章节安排 |
| 第二章 快速傅里叶变换算法研究与FPGA技术 |
| 2.1 离散傅里叶变换 |
| 2.2 快速傅里叶变换 |
| 2.2.1 基2时域抽取FFT算法 |
| 2.2.2 基-2频域抽取FFT算法 |
| 2.3 基-8频域抽取FFT算法 |
| 2.4 FPGA技术基础 |
| 2.4.1 FPGA设计流程 |
| 2.4.2 FPGA设计原则 |
| 2.4.3 硬件描述语言Verilog HDL |
| 2.5 本章小结 |
| 第三章 FFT系统硬件结构模块设计 |
| 3.1 FFT处理器总体设计 |
| 3.2 FFT处理器硬件架构 |
| 3.2.1 顺序处理架构 |
| 3.2.2 并行处理架构 |
| 3.2.3 流水线级联架构 |
| 3.2.4 阵列架构 |
| 3.2.5 FFT处理器架构的选择 |
| 3.3 地址变换模块 |
| 3.3.1 RAM读写地址变换 |
| 3.3.2 旋转因子地址 |
| 3.4 基-8蝶形运算模块 |
| 3.5 状态机模块 |
| 3.6 ROM存储器模块 |
| 3.7 控制模块 |
| 3.8 溢出截位模块 |
| 3.9 本章小结 |
| 第四章 FFT处理器系统测试 |
| 4.1 系统总体测试方案 |
| 4.2 系统功能验证 |
| 4.3 FFT处理器占用资源分析 |
| 4.4 FPGA上板验证 |
| 4.5 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
（8）数字视频降噪算法的研究与硬件实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题背景与意义 |
| 1.2 数字视频降噪技术研究现状 |
| 1.2.1 像素域数字视频图像降噪 |
| 1.2.2 转换域数字视频图像降噪 |
| 1.3 本文的章节安排 |
| 2 数字视频降噪算法原理 |
| 2.1 运动估计 |
| 2.1.1 运动估计基本原理 |
| 2.1.2 运动估计三步搜索法 |
| 2.2 运动强度检测 |
| 2.3 噪声方差估计单元 |
| 2.4 时域滤波 |
| 2.5 空域滤波 |
| 2.6 本章小结 |
| 3 数字视频降噪算法的硬件实现 |
| 3.1 Verilog HDL 简介 |
| 3.2 硬件设计架构 |
| 3.3 APB 总线接口模块 |
| 3.4 VGA 同步信号生成模块 |
| 3.5 色彩空间转换模块 |
| 3.6 帧数据缓存模块 |
| 3.6.1 乒乓式缓存结构 |
| 3.6.2 流水线结构 |
| 3.7 噪声方差估计模块 |
| 3.8 运动估计模块 |
| 3.8.1 SAD 计算模块 |
| 3.8.2 运动矢量计算模块 |
| 3.8.3 运动强度检测模块 |
| 3.9 滤波模块 |
| 3.9.1 空域滤波模块 |
| 3.9.2 时域滤波模块 |
| 3.10 本章小结 |
| 4 数字视频降噪电路的 FPGA 验证 |
| 4.1 FPGA 简介 |
| 4.2 FPGA 开发流程 |
| 4.3 数字视频降噪算法的 FPGA 验证 |
| 4.4 本章小结 |
| 5 总结与展望 |
| 5.1 全文总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 个人简历 |
| 发表的学术论文 |
（9）基于FPGA的三轴并联型机器人控制的实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 综述 |
| 1.1 三轴并联型机器人概述 |
| 1.1.1 三轴并联机器人简介 |
| 1.1.2 国内外发展现状 |
| 1.2 论文研究的内容和意义 |
| 2 三轴并联型机器人运动平台分析 |
| 2.1 引言 |
| 2.2 自由度分析 |
| 2.3 位置分析 |
| 2.3.1 坐标系建立 |
| 2.3.2 位置反解分析 |
| 2.3.3 位置正解分析 |
| 2.3.4 数值算例 |
| 2.4 工作空间分析 |
| 3 三轴并联型机器人控制系统的总体方案 |
| 3.1 控制系统的参数确定 |
| 3.1.1 速度参数确定 |
| 3.1.2 精度参数确定 |
| 3.2 控制处理方案的比较选择 |
| 3.3 系统总体流程 |
| 3.4 系统总体方案设计 |
| 4 三轴并联型机器人控制系统硬件设计 |
| 4.1 硬件设计总体方案 |
| 4.2 关键器件选型 |
| 4.2.1 FPGA 选型 |
| 4.2.2 电平转换芯片选型 |
| 4.2.3 伺服电机驱动器选型 |
| 4.2.4 零位开关电路选型 |
| 4.3 硬件电路设计 |
| 4.3.1 FPGA 电路设计 |
| 4.3.2 零位开关电路设计 |
| 4.3.3 电平转换电路设计 |
| 5 三轴并联型机器人控制系统软件设计 |
| 5.1 FPGA 逻辑总体设计 |
| 5.2 位置反解运算模块 |
| 5.2.1 位置反解运算模块总体设计 |
| 5.2.2 FPGA 浮点计算 IP 核选用 |
| 5.2.3 位置反解运算的流水线设计 |
| 5.2.4 CORDIC 算法原理及实现 |
| 5.3 零点复位模块 |
| 5.4 输入计数模块 |
| 5.5 累加输出模块 |
| 5.6 末端保护模块 |
| 6 系统验证和结果分析 |
| 6.1 系统验证方法 |
| 6.2 系统测试结果分析 |
| 6.2.1 内部输入测试结果分析 |
| 6.2.2 Mach3 CNC 数控软件测试分析 |
| 7 总结与展望 |
| 参考文献 |
| 致谢 |
| 个人简历 |
（10）基于Petri网的ASIP流水线研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 选题的背景 |
| 1.2 研究意义 |
| 1.3 国内外研究现状分析 |
| 1.4 研究目标及主要研究内容 |
| 1.5 论文章节安排 |
| 2 ASIP 设计方法学 |
| 2.1 “描述-综合”方法学 |
| 2.2 ASIP 描述模型 |
| 2.2.1 FSM 模型 |
| 2.2.2 Petri 网模型 |
| 2.3 ASIP 逻辑综合 |
| 2.4 本章小结 |
| 3 基于 OTA 的 ASIP 架构研究 |
| 3.1 OTA 架构 |
| 3.2 ASIP 指令集 |
| 3.2.1 MIPS ISA |
| 3.2.2 ASIP 专用指令 |
| 3.3 ASIP 系统结构描述 |
| 3.3.1 单周期处理器 |
| 3.3.2 多周期处理器 |
| 3.3.3 流水线处理器 |
| 3.4 本章小结 |
| 4 Petri 网流水线建模 |
| 4.1 P/T 元描述 |
| 4.1.1 P/T 元的 HDL 描述 |
| 4.1.2 P/T 元的 PNML 描述 |
| 4.2 Petri 网流水线模型 |
| 4.2.1 PNP 模型 |
| 4.2.2 TTA 模型 |
| 4.2.3 RISC 模型 |
| 4.3 基于 PNML 的 Petri 网流水线模型描述 |
| 4.4 Petri 网流水线逻辑综合 |
| 4.4.1 IF 单元逻辑综合 |
| 4.4.2 ID 单元逻辑综合 |
| 4.4.3 ALU 单元逻辑综合 |
| 4.4.4 MEM 逻辑综合 |
| 4.4.5 WB 逻辑综合 |
| 4.5 本章小结 |
| 5 流水线模型仿真与验证 |
| 5.1 软硬件仿真环境 |
| 5.1.1 Petri 网流水线建模软件 |
| 5.1.2 硬件实现环境 |
| 5.2 Petri 网流水线模型仿真 |
| 5.3 Petri 网模型映射实现 |
| 5.3.1 映射实现机制 |
| 5.3.2 RISC 流水线模型映射例化 |
| 5.4 验证与下载 |
| 5.5 本章小结 |
| 6 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
四、基于VerilogHDL的流水线的设计方法及应用（论文参考文献）
- [1]基于VerilogHDL智能评测平台的“计算机组成原理”课程贯通式实验模式[J]. 张磊,王建萍,郑榕,何杰,齐悦. 实验技术与管理, 2021(03)
- [2]可定义网络参数测量系统设计[D]. 晏子杰. 电子科技大学, 2020(07)
- [3]基于FPGA的高性能计算研究[D]. 林云. 厦门大学, 2018(07)
- [4]超宽带雷达信号采集系统的设计与仿真[D]. 王子凡. 南京理工大学, 2017(06)
- [5]流水线ADC数字后台校准方法研究[D]. 王天伟. 北京交通大学, 2017(06)
- [6]一种兼容MIPS32指令集的32位软核处理器设计[D]. 李宝平. 东南大学, 2017(01)
- [7]数字广播通信系统中FFT的算法仿真与FPGA实现[D]. 周益超. 东南大学, 2016(03)
- [8]数字视频降噪算法的研究与硬件实现[D]. 韩良. 中国海洋大学, 2014(01)
- [9]基于FPGA的三轴并联型机器人控制的实现[D]. 李洋. 中国海洋大学, 2014(01)
- [10]基于Petri网的ASIP流水线研究[D]. 赵谦. 武汉纺织大学, 2014(12)